intel Erasure Decoder Reference Design

Intel® Quartus® Prime Design Suite üçün yeniləndi: 17.0
ID: 683099
Versiya: 2017.05.02

Silinmə Dekoderinin İstinad Dizaynı haqqında

• Silinmə Dekoderi qeyri-binar, tsiklik, xətti blok xətalarının düzəliş kodundan istifadə edən Reed-Solomon dekoderinin xüsusi növüdür.
• Silinmə deşifrəsi qabiliyyətinə malik Reed-Solomon dekoderində düzəldə biləcəyiniz xətaların (E) və silmələrin (E') sayı belədir: n – k = 2E + E'
• Burada n blok uzunluğu, k isə mesaj uzunluğudur (nk paritet simvollarının sayına bərabərdir).
• Silinmə Dekoderi yalnız silmələri nəzərə alır, ona görə də düzəliş qabiliyyəti nk tərəfindən verilən maksimuma çata bilər. Dekoder, adətən kodlaşdırma sistemi daxilində demodulyator tərəfindən təmin edilən silmə yerlərini giriş kimi qəbul edir ki, bu da müəyyən qəbul edilmiş kod simvollarının etibarsız olduğunu göstərə bilər. Dizayn silmə düzəltmə qabiliyyətini aşmamalıdır. Dizayn, sıfır dəyər kimi silmək kimi işarə etdiyi simvolları qəbul edir.

Xüsusiyyətlər

• Stratix® 10 cihazlarını hədəfləyir
• Silinmələri düzəldir
• Paralel əməliyyat
• Axına nəzarət

Silinmə dekoderinin funksional təsviri

• Silinmə Dekoderi səhvləri düzəltmir, yalnız silir. O, Reed-Solomon deşifrəsinin tələb etdiyi xəta yerlərini tapmaqda mürəkkəbliyin qarşısını alır.
• Dizayn alqoritmi və memarlığı Reed-Solomon dekoderindən fərqlidir. Silinmənin dekodlanması kodlaşdırmanın bir formasıdır. Paritet tənliklərini yerinə yetirərək etibarlı kod sözü yaratmaq üçün girişi p=nk simvolları ilə doldurmağa çalışır. Paritet matrisi və generator matrisi paritet tənliklərini təyin edir.
• Dizayn yalnız RS(14,10), RS(16,12), RS(12,8) və ya RS(10,6) kimi kiçik Reed-Solomon kodları ilə işləyir. Az sayda paritet simvolları üçün (p < k) bu dizayndan istifadə edin; çoxlu sayda paritet simvolları üçün (p > kp) generator matrisindən istifadə etməlisiniz.
• Silinmə nümunəsi (n-bit geniş in_era girişi ilə təmsil olunur) dizaynın paritet submatrislərini saxladığı ROM-a müraciət edir. Dizaynda yalnız np = n var! k! n - k! mümkün silmə nümunələri. Buna görə dizaynda ünvan sıxılma modulundan istifadə olunur.
• Dizayn ünvanı, ünvandan kiçik olan və tam olaraq p bit təyin edilmiş ünvanların sayı ilə kodlaşdırır.
• Silinmə Dekoderi öz girişində maksimum ötürmə qabiliyyəti üçün dövr başına ümumi blok uzunluğu n-ə qədər daxil olan simvolların istənilən sürətini qəbul edir. Paralelliyi və kanalların sayını konfiqurasiya edə bilərsiniz ki, dizayn eyni vaxtda gələn müxtəlif kod sözlərinə uyğun gələn paralel kanalların sayına daxil olan simvolları çoxaltsın.
• Silinmə dekoderi bir dövrədə yoxlama simvolları daxil olmaqla tam deşifrə olunmuş kod sözünü istehsal edir (bir neçə kanal üçün bir neçə kod söz).

Giriş buferi sizə kanal başına paralel simvolların ümumi blok uzunluğundan (n) az olmasına imkan verir. Paralellik interfeys tələblərinizdən asılı olmadıqda, Intel giriş bant genişliyindən istifadə etməyi tövsiyə edir.

Dekoder IP Əsas Parametrlərini silin

Parametr	Hüquqi Dəyərlər	Defolt Dəyər	Təsvir
Kanalların sayı	1-16	1	Giriş kanallarının sayı (C) emal etmək.
Bir simvol üçün bitlərin sayı	3-12	4	Simvol başına bitlərin sayı (M).
Kod sözünə görə simvolların sayı	1 ilə 2M-1	14	Bir kod sözü üçün simvolların ümumi sayı (N).
Kod sözünə görə yoxlama simvollarının sayı	1 ilə N-1	4	Hər kod sözünə görə yoxlama simvollarının sayı (R).
Kanal başına paralel simvolların sayı	1 ilə N	14	Hər kod sözü üçün girişə paralel gələn simvolların sayı (PAR)
Sahə Polinomu	İstənilən etibarlı polinom	19	Qalua sahəsini təyin edən primitiv polinomu təyin edir.

Dekoder interfeyslərini və siqnallarını silmək

• Avalon-ST interfeysi axına nəzarət mexanizmi olan əks təzyiqi dəstəkləyir, burada lavabonun mənbəyə məlumat göndərilməsinin dayandırılmasını göstərə bilər.
• Avalon-ST giriş interfeysində hazır gecikmə 0-dır; hər vuruş üçün simvolların sayı 1-ə sabitlənir.
• Saat və sıfırlama interfeysləri Avalon-ST interfeyslərini sinxronlaşdırmaq üçün saat və sıfırlama siqnalını idarə edir və ya qəbul edir.

DSP IP nüvələrində Avalon-ST interfeysləri

• Avalon-ST interfeysləri mənbə interfeysindən sink interfeysinə məlumat ötürülməsi üçün standart, çevik və modul protokolu müəyyən edir.
• Giriş interfeysi Avalon-ST sink, çıxış interfeysi isə Avalon-ST mənbəyidir. Avalon-ST interfeysi çoxlu kanallar arasında interleaved paketləri ilə paket köçürmələrini dəstəkləyir.
• Avalon-ST interface signals can describe traditional streaming interfaces supporting asingle stream of data without knowledge of channels or packet boundaries. Such interfaces typically contain data, ready, and valid signals. Avalon-ST interfaces can also support more complex protocols for burst and packet transfers with packets interleaved across multiple channels. The Avalon-ST interface inherently synchronizes multichannel designs, which allows you to achieve efficient, time-multiplexed implementations without having to implement complex control logic.
• Avalon-ST interfeysləri, lavabonun məlumat göndərilməsini dayandırmaq üçün mənbəyə siqnal verə biləcəyi axına nəzarət mexanizmi olan əks təzyiqi dəstəkləyir. Sink adətən FIFO buferləri dolu olduqda və ya çıxışında sıxlıq olduqda məlumat axınını dayandırmaq üçün əks təzyiqdən istifadə edir.

Əlaqədar Məlumat

• Avalon İnterfeys Xüsusiyyətləri

Dekoder IP əsas siqnallarını silin

Saat və Siqnalları Sıfırla

ad	Avalon-ST Tipi	İstiqamət	Təsvir
clk_clk	clk	Giriş	Əsas sistem saatı. Bütün IP nüvəsi clk_clk-in yüksələn kənarında işləyir.
reset_reset_n	sıfırla_n	Giriş	Təsdiq edildikdə bütün sistemi sıfırlayan aktiv aşağı siqnal. Bu siqnalı asinxron olaraq təsdiq edə bilərsiniz. Bununla belə, clk_clk siqnalı ilə sinxron şəkildə deassert etməlisiniz. IP nüvəsi sıfırlamadan bərpa edildikdə, onun qəbul etdiyi məlumatın tam paket olduğundan əmin olun.

Avalon-ST Giriş və Çıxış İnterfeysi Siqnalları

ad	Avalon-ST Tipi	İstiqamət	Təsvir
hazır	hazır	Çıxış	Lavabonun məlumatları qəbul etməyə hazır olduğunu göstərmək üçün məlumat ötürülməsinə hazır siqnal. Sink interfeysi interfeys boyunca məlumat axınına nəzarət etmək üçün in_ready siqnalını idarə edir. Sink interfeysi cari clk yüksələn kənarında məlumat interfeysi siqnallarını tutur.
in_valid	etibarlıdır	Giriş	Məlumat siqnallarının etibarlılığını göstərmək üçün məlumat etibarlı siqnal. Siz in_valid siqnalını təsdiq etdiyiniz zaman Avalon-ST məlumat interfeysi siqnalları etibarlıdır. Siz in_valid siqnalını ləğv etdikdə, Avalon-ST məlumat interfeysi siqnalları etibarsızdır və nəzərə alınmamalıdır. Məlumat mövcud olduqda in_valid siqnalını təsdiq edə bilərsiniz. Bununla belə, yuva yalnız IP nüvəsi in_ready siqnalını təsdiqlədikdə mənbədən məlumatları alır.
datada[]	data	Giriş	Kod söz simvollarını ehtiva edən məlumat daxiletməsi. Yalnız in_valid təsdiq edildikdə etibarlıdır. In_data siqnalı ehtiva edən vektordur C x PAR simvollar. Əgər PAR < N, hər bir kanalın kod sözü bir neçə dövr ərzində çatır.
in_era	data	Giriş	Hansı simvolların silindiyini göstərən məlumat daxiletməsi. Yalnız in_valid təsdiq edildikdə etibarlıdır. ehtiva edən bir vektordur C x PAR bitlər.
bitmiş_hazır	hazır	Giriş	Aşağı axın modulunun məlumatları qəbul etməyə hazır olduğunu göstərmək üçün məlumat ötürülməsinə hazır siqnal. Mənbə siz out_ready siqnalını təsdiqlədiyiniz zaman yeni məlumatları (əgər varsa) təmin edir və hazır_hazır siqnalını deaktiv etdikdə yeni məlumatların verilməsini dayandırır.
keçərsiz	etibarlıdır	Çıxış	Data etibarlı siqnal. Etibarlı çıxış out_data-da olduqda IP nüvəsi out_valid siqnalını yüksək təsdiqləyir.
out_data	data	Çıxış	IP nüvəsi out_valid siqnalını təsdiqlədikdə şifrələnmiş çıxışı ehtiva edir. Düzəliş edilmiş simvollar daxil edildiyi qaydadadır. ehtiva edən bir vektordur C x N simvollar.
xaricə_xəta	səhv	Çıxış	Düzəliş edilməyən kod sözünü göstərir.

• Təsdiqlənmiş in_valid siqnalı etibarlı məlumatları göstərir.
• Paralellik parametrindən asılı olaraq hər bir kod sözü bir neçə dövr ərzində gələ bilər. Dizayn girişin strukturunu izləyir, ona görə də interfeysdə paket sərhədləri tələb etmir. Dizaynın paralel kanalların sayı bütün paralel kanallar üçün funksional bölmələri təkrarlayaraq ötürücülük qabiliyyətini artırır. Bu dizayn Avalon-ST interfeysinin çoxlu kanal dəstəyindən istifadə etmir.
• Dekoder out_valid siqnalını təsdiqlədikdə, out_data haqqında etibarlı məlumat verir.
• O, dövr başına C kod sözlərini çıxarır, burada C paralel kanalların sayıdır. İP nüvəsi düzəldilə bilməyən kod sözünü qəbul etdikdə out_error siqnalını təsdiq edir, yəni: İP nüvəsi silmə korreksiyası qabiliyyətini aşdıqda

Dekoder Referans Dizaynını silmək
Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur.
Digər adlar və markalar başqalarının mülkiyyəti kimi iddia edilə bilər.

Sənədlər / Resurslar

intel Erasure Decoder Reference Design [pdf] Təlimatlar Silinmə dekoderinə istinad dizaynı, silmə dekoderi, silinmə dekoderinə istinad

İstinadlar

• İstifadəçi təlimatı