intel - loqoF-Tile DisplayPort FPGA IP Design Example
İstifadəçi təlimatı

F-Tile DisplayPort FPGA IP Design Example

Intel® Quartus® Prime Design Suite üçün yeniləndi: 22.2 IP Versiya: 21.0.1

DisplayPort Intel FPGA IP Design ExampTez Başlanğıc Bələdçisi

DisplayPort Intel® F-kafel qurğuları simulyasiya edən test masasına və kompilyasiya və aparat testinə FPGA IP dizaynını dəstəkləyən aparat dizaynına malikdir.ampIntel Agilex™ üçün les
DisplayPort Intel FPGA IP aşağıdakı dizaynı təklif ediramples:

  • Pixel Clock Recovery (PCR) modulu olmadan DisplayPort SST paralel geri dönmə
  • AXIS Video İnterfeysi ilə DisplayPort SST paralel geri dönmə

Bir dizayn yaratdığınız zaman example, parametr redaktoru avtomatik olaraq yaradır fileTəchizatda dizaynı simulyasiya etmək, tərtib etmək və sınaqdan keçirmək üçün lazımdır.
Şəkil 1. İnkişaf Stagesintel F-Tile DisplayPort FPGA IP Design Example - şəkƏlaqədar Məlumat

  • DisplayPort Intel FPGA IP İstifadəçi Təlimatı
  • Intel Quartus Prime Pro Edition-a köçür

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur.
*Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
ISO 9001:2015 Qeydiyyatdan keçib
1.1. Kataloq strukturu
Şəkil 2. Kataloqun strukturuintel F-Tile DisplayPort FPGA IP Design Example - əncir 1

Cədvəl 1. Dizayn Example Komponentlər

Qovluqlar Files
rtl/core dp_core.ip
dp_rx. ip
dp_tx. ip
rtl/rx_phy dp_gxb_rx/ ((DP PMA UX tikinti bloku)
dp_rx_data_fifo. ip
rx_top_phy. sv
rtl/tx_phy dp_gxb_rx/ ((DP PMA UX tikinti bloku)
dp_tx_data_fifo.ip
dp_tx_data_fifo.ip

1.2. Aparat və Proqram Tələbləri
Intel dizaynı sınaqdan keçirmək üçün aşağıdakı aparat və proqram təminatından istifadə edirample:
Aparat

  • Intel Agilex I-Series İnkişaf Kiti
  • DisplayPort Mənbə GPU
  • DisplayPort Sink (Monitor)
  • Bitec DisplayPort FMC qız kartı Revision 8C
  • DisplayPort kabelləri

Proqram təminatı

  • Intel Quartus® Prime
  • Synopsys* VCS Simulator

1.3. Dizaynın yaradılması
Dizaynı yaratmaq üçün Intel Quartus Prime proqramında DisplayPort Intel FPGA IP parametr redaktorundan istifadə edinample.
Şəkil 3. Dizayn axınının yaradılmasıintel F-Tile DisplayPort FPGA IP Design Example - əncir 2

  1.  Alətlər ➤ IP Kataloq seçin və hədəf cihaz ailəsi kimi Intel Agilex F-kafel seçin.
    Qeyd: Dizayn keçmişample yalnız Intel Agilex F-kafel cihazlarını dəstəkləyir.
  2. IP Kataloqda DisplayPort Intel FPGA IP-ni tapın və iki dəfə klikləyin. Yeni IP Variasiyası pəncərəsi görünür.
  3. Fərdi IP variasiyanız üçün yüksək səviyyəli ad təyin edin. Parametr redaktoru IP variasiya parametrlərini a-da saxlayır file adlı .ip.
  4. Cihaz sahəsində Intel Agilex F-kafel cihazını seçin və ya defolt Intel Quartus Prime proqram cihazı seçimini saxlayın.
  5. OK düyməsini basın. Parametr redaktoru görünür.
  6. İstədiyiniz parametrləri həm TX, həm də RX üçün konfiqurasiya edin.
  7. Dizayn altında Exampsekmesinde, PCR olmadan DisplayPort SST Paralel Döngə seçin.
  8. Test masasını yaratmaq üçün Simulyasiya seçin və hardware dizaynını yaratmaq üçün Sintez seçinample. Eski dizaynı yaratmaq üçün bu seçimlərdən ən azı birini seçməlisinizample files. Hər ikisini seçsəniz, generasiya müddəti uzanır.
  9. Hədəf İnkişaf Dəsti üçün Intel Agilex I-Series SOC Development Kit seçin. Bu, 4-cü addımda seçilmiş hədəf cihazın inkişaf dəstindəki cihaza uyğun olaraq dəyişməsinə səbəb olur. Intel Agilex I-Series SOC Development Kit üçün standart cihaz AGIB027R31B1E2VR0-dır.
  10. Klikləyin Ex Yaratample Dizayn.

1.4. Dizaynın simulyasiyası
DisplayPort Intel FPGA IP dizaynı keçmişample testbench bir TX nümunəsindən RX nümunəsinə serial geri dönmə dizaynını simulyasiya edir. Daxili video nümunəsi generator modulu DisplayPort TX nümunəsini idarə edir və RX instansiyasının video çıxışı testbenchdəki CRC damalarına qoşulur.
Şəkil 4. Dizayn Simulyasiya axınıintel F-Tile DisplayPort FPGA IP Design Example - əncir 3

  1. Synopsys simulator qovluğuna gedin və VCS seçin.
  2. Simulyasiya skriptini işə salın.
    Mənbə vcs_sim.sh
  3. Skript Quartus TLG-ni yerinə yetirir, simulyatorda test bençini tərtib edir və işə salır.
  4. Nəticəni təhlil edin.
    Uğurlu simulyasiya Mənbə və Sink SRC müqayisəsi ilə başa çatır.

intel F-Tile DisplayPort FPGA IP Design Example - əncir 41.5. Dizaynın tərtib edilməsi və sınaqdan keçirilməsi
Şəkil 5. Dizaynın tərtibi və simulyasiyasıintel F-Tile DisplayPort FPGA IP Design Example - əncir 5Aparatda nümayiş testini tərtib etmək və işə salmaq üçün, exampdizayn üçün bu addımları izləyin:

  1. hardware example dizayn generasiyası tamamlandı.
  2. Intel Quartus Prime Pro Edition proqramını işə salın və açın / quartus/agi_dp_demo.qpf.
  3. Emal olunur ➤ Kompilyasiyaya başlayın.
  4. Uğurlu kompilyasiyadan sonra Intel Quartus Prime Pro Edition proqramı .sof yaradır file müəyyən kataloqunuzda.
  5. Bitec əlavə kartındakı DisplayPort RX konnektorunu kompüterdəki qrafik kartı kimi xarici DisplayPort mənbəyinə qoşun.
  6. Bitec əlavə kartındakı DisplayPort TX konnektorunu video analizator və ya PC monitoru kimi DisplayPort yuyucu cihazına qoşun.
  7.  İnkişaf lövhəsindəki bütün açarların standart vəziyyətdə olduğundan əmin olun.
  8. Yaradılmış .sof-dan istifadə edərək inkişaf lövhəsində seçilmiş Intel Agilex F-Tile cihazını konfiqurasiya edin file (Alətlər ➤ Proqramçı ).
  9. DisplayPort sink cihazı video mənbəyindən yaradılan videonu göstərir.

Əlaqədar Məlumat
Intel Agilex I-Series FPGA İnkişaf Dəsti İstifadəçi Təlimatı/
1.5.1. ELF-in bərpası File
Varsayılan olaraq, ELF file dinamik dizaynı yaratdığınız zaman yaranır example.
Bununla belə, bəzi hallarda ELF-i bərpa etməlisiniz file proqram təminatını dəyişdirsəniz file və ya dp_core.qsys faylını bərpa edin file. dp_core.qsys faylının bərpası file .sopcinfo-nu yeniləyir file, bu, sizdən ELF-i bərpa etməyi tələb edir file.

  1. Getmək / proqram təminatı və lazım olduqda kodu redaktə edin.
  2. Getmək /script və aşağıdakı qurma skriptini yerinə yetirin: source build_sw.sh
    • Windows-da Nios II Command Shell-i axtarın və açın. Nios II Command Shell-də gedin /script və build_sw.sh mənbəsini icra edin.
    Qeyd: Windows 10-da qurma skriptini yerinə yetirmək üçün sisteminiz Linux üçün Windows Alt Sistemlərini (WSL) tələb edir. WSL quraşdırma addımları haqqında ətraflı məlumat üçün Nios II Proqram Tərtibatçısının Təlimatına baxın.
    • Linux-da Platforma Dizaynerini işə salın və Tools ➤ Nios II Command Shell-i açın. Nios II Command Shell-də gedin /script və build_sw.sh mənbəsini icra edin.
  3. .elf olduğundan əmin olun file ildə yaranır / proqram təminatı/ dp_demo.
  4. Yaradılmış .elf-i yükləyin file .sof-u yenidən tərtib etmədən FPGA-ya file aşağıdakı skripti işlətməklə: nios2-download /software/dp_demo/*.elf
  5. Yeni proqram təminatının qüvvəyə minməsi üçün FPGA lövhəsində sıfırlama düyməsini sıxın.

1.6. DisplayPort Intel FPGA IP Design Example Parametrlər
Cədvəl 2. DisplayPort Intel FPGA IP Design ExampIntel Agilex Ftile Cihazı üçün QSF məhdudiyyəti

QSF Məhdudiyyəti
Təsvir
set_global_assignment -ad VERILOG_MACRO
“__DISPLAYPORT_support__=1”
Quartus 22.2-dən başlayaraq, bu QSF məhdudiyyəti DisplayPort xüsusi SRC (Soft Reset Controller) axınını aktivləşdirmək üçün lazımdır.

Cədvəl 3. DisplayPort Intel FPGA IP Design Example Intel Agilex F-kafel Cihazı üçün Parametrlər

Parametr Dəyər Təsvir
Mövcud Dizayn Example
Dizayn seçin •Heç biri
• PCR olmadan DisplayPort SST Paralel Döngü
• AXIS Video İnterfeysi ilə DisplayPort SST Paralel Döngə
Məsələn, dizaynı seçinampyaradılacaq.
•Heç biri: Dizayn yoxdur, keçmişample cari parametr seçimi üçün mövcuddur.
•DisplayPort SST PCR olmadan Paralel Döngə: Bu dizayn məsələnampVideo Giriş Şəkil Portunu Aktivləşdir parametrini yandırdığınız zaman Piksel Saat Bərpası (PCR) modulu olmadan DisplayPort sinkindən DisplayPort mənbəyinə paralel geri dönməni nümayiş etdirir.
• AXIS Video İnterfeysi ilə DisplayPort SST Paralel Döngə: Bu dizayn məsələnample Aktiv Video Məlumat Protokollarını Aktivləşdir AXIS-VVP Tam olaraq təyin edildikdə, AXIS Video interfeysi ilə DisplayPort sinkindən DisplayPort mənbəyinə paralel geri dönməni nümayiş etdirir.
Dizayn Example Files
Simulyasiya Yandırıb-söndürmə Lazım olanı yaratmaq üçün bu seçimi yandırın files simulyasiya test masası üçün.
Sintez Yandırıb-söndürmə Lazım olanı yaratmaq üçün bu seçimi yandırın files Intel Quartus Prime tərtibi və aparat dizaynı üçün.
Yaradılmış HDL Format
Yaratmaq File Format Verilog, VHDL Yaradılmış dizayn üçün üstünlük verdiyiniz HDL formatını seçin, məsələnample filetəyin edin.
Qeyd: Bu seçim yalnız yaradılan yüksək səviyyəli IP üçün formatı müəyyən edir files. Bütün digər files (məsample testbenches və üst səviyyə files hardware nümayişi üçün) Verilog HDL formatındadır.
Hədəf İnkişaf Kiti
Lövhəni seçin •İnkişaf Kiti yoxdur
•Intel Agilex I-Series
İnkişaf dəsti
Məqsədli dizayn üçün lövhəni seçin, məsələnample.
Parametr Dəyər Təsvir
•İnkişaf dəsti yoxdur: Bu seçim, keçmiş dizayn üçün bütün aparat aspektlərini istisna edirample. P nüvəsi bütün pin təyinatlarını virtual pinlərə təyin edir.
•Intel Agilex I-Series FPGA İnkişaf Dəsti: Bu seçim avtomatik olaraq layihənin hədəf cihazını bu inkişaf dəstindəki cihaza uyğunlaşdırmaq üçün seçir. Lövhə versiyanızda başqa cihaz variantı varsa, Hədəf Cihazını Dəyişdir parametrindən istifadə edərək hədəf cihazı dəyişə bilərsiniz. IP nüvəsi inkişaf dəstinə uyğun olaraq bütün pin təyinatlarını təyin edir.
Qeyd: İlkin Dizayn Example bu Quartus buraxılışında aparatda funksional olaraq yoxlanılmayıb.
• Xüsusi İnkişaf Dəsti: Bu seçim dizayna imkan verirampIntel FPGA ilə üçüncü tərəfin inkişaf dəstində sınaqdan keçirilməlidir. Sancaq təyinatlarını özünüz təyin etməli ola bilərsiniz.
Hədəf Cihazı
Hədəf Cihazını dəyişdirin Yandırıb-söndürmə Bu seçimi yandırın və inkişaf dəsti üçün üstünlük verilən cihaz variantını seçin.

Paralel Geri Döngü Dizaynı Məsamples

DisplayPort Intel FPGA IP dizaynı keçmişampPixel Clock Recovery (PCR) modulu olmadan DisplayPort RX instansiyasından DisplayPort TX nümunəsinə paralel geri dönmə nümayiş etdirir.
Cədvəl 4. DisplayPort Intel FPGA IP Design Example Intel Agilex F-kafel Cihazı üçün

Dizayn Example Təyinat Data Rate Kanal rejimi Geri dönmə növü
PCR olmadan DisplayPort SST paralel geri dönmə DisplayPort SST RBR, HRB, HRB2, HBR3 Simpleks PCR olmadan paralel
AXIS Video İnterfeysi ilə DisplayPort SST paralel geri dönmə DisplayPort SST RBR, HRB, HRB2, HBR3 Simpleks AXIS Video İnterfeysi ilə paralel

2.1. Intel Agilex F-kafel DisplayPort SST Paralel Geri Döngü Dizaynı Xüsusiyyətlər
SST paralel geri dönmə dizaynı, məsələnamples DisplayPort sinkindən DisplayPort mənbəyinə tək bir video axınının ötürülməsini nümayiş etdirir.
Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə razılaşdırılmış hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik daşımır. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
ISO 9001:2015 Qeydiyyatdan keçib
Şəkil 6. PCR olmadan Intel Agilex F-kafel DisplayPort SST Parallel Loopbackintel F-Tile DisplayPort FPGA IP Design Example - əncir 6

  • Bu variantda DisplayPort mənbəsinin TX_SUPPORT_IM_ENABLE parametri işə salınır və video təsvir interfeysindən istifadə edilir.
  • DisplayPort yuvası GPU kimi xarici video mənbəyindən video və ya audio axını alır və onu paralel video interfeysinə deşifrə edir.
  • DisplayPort sink video çıxışı birbaşa DisplayPort mənbə video interfeysini idarə edir və monitora ötürməzdən əvvəl əsas DisplayPort linkinə kodlaşdırır.
  • IOPLL sabit tezlikdə həm DisplayPort yuvasını, həm də mənbə video saatlarını idarə edir.
  • DisplayPort sink və mənbənin MAX_LINK_RATE parametri HBR3-ə konfiqurasiya edilibsə və PIXELS_PER_CLOCK Quad-a konfiqurasiya edilibsə, video saat 300Kp8 piksel sürətini (30/1188 = 4 MHz) dəstəkləmək üçün 297 MHz tezliyində işləyir.

Şəkil 7. Intel Agilex F-kafel DisplayPort SST AXIS Video ilə Paralel Geri Döngü İnterfeysintel F-Tile DisplayPort FPGA IP Design Example - əncir 7

  • Bu variantda, DisplayPort mənbəyi və sink parametri, Axis Video Data Interface-i aktivləşdirmək üçün AKTİV VİDEO MƏLUMAT PROTOKOLLARINI AKTİV EDİN bölməsində AXIS-VVP FULL seçin.
  • DisplayPort yuvası GPU kimi xarici video mənbəyindən video və ya audio axını alır və onu paralel video interfeysinə deşifrə edir.
  • DisplayPort Sink video məlumat axınını ox video məlumatlarına çevirir və VVP Video Frame Bufer vasitəsilə DisplayPort mənbə oxu video məlumat interfeysini idarə edir. DisplayPort Mənbə monitora ötürməzdən əvvəl ox video məlumatlarını DisplayPort əsas linkinə çevirir.
  • Bu dizayn variantında üç əsas video saat var, yəni rx/tx_axi4s_clk, rx_vid_clk və tx_vid_clk. axi4s_clk həm Mənbədə, həm də Sinkdə AXIS modulları üçün 300 MHz tezliyində işləyir. rx_vid_clk 300 MHz tezliyində DP Sink Video boru kəmərini (8Kp30 4PIP-ə qədər olan istənilən qətnaməni dəstəkləmək üçün) işlədir, tx_vid_clk isə DP Source Video kəmərini faktiki Piksel Saat tezliyində (PIP-lərə bölünür) idarə edir.
  • Bu dizayn variantı, dizayn qətnamədə keçid aşkar etdikdə, I2C proqramlaşdırma vasitəsilə tx_vid_clk tezliyini bortda olan SI5391B OSC-yə avtomatik konfiqurasiya edir.
  • Bu dizayn variantı yalnız DisplayPort proqram təminatında əvvəlcədən təyin olunduğu kimi sabit sayda qətnamə nümayiş etdirir, yəni:
    — 720p60, RGB
    — 1080p60, RGB
    - 4K30, RGB
    - 4K60, RGB

2.2. Saat sxemi
Saat sxemi DisplayPort Intel FPGA IP dizaynında saat domenlərini təsvir edir.ample.
Şəkil 8. Intel Agilex F-kafel DisplayPort Transceiver saatlama sxemiintel F-Tile DisplayPort FPGA IP Design Example - əncir 8Cədvəl 5. Saatlama sxemi siqnalları

Diaqramda saat
Təsvir
SysPLL refclk Bu çıxış tezliyi üçün Sistem PLL ilə bölünə bilən istənilən takt tezliyi ola bilən F-kafel Sistemi PLL istinad saatı.
Bu dizaynda örnample, system_pll_clk_link və rx/tx refclk_link eyni 150 MHz SysPLL refclk-i paylaşır.
Diaqramda saat Təsvir
Bu, müvafiq çıxış portunu DisplayPort Phy Top-a qoşmazdan əvvəl, xüsusi ötürücü istinad saat pinindən Referans və System PLL Clocks IP-nin giriş saat portuna qoşulmuş pulsuz işləyən saat olmalıdır.
Qeyd: Bu dizayn üçün örnample, Clock Controller GUI Si5391A OUT6-nı 150 MHz-ə konfiqurasiya edin.
sistem pll clk keçid Bütün DisplayPort sürətini dəstəkləmək üçün minimum Sistem PLL çıxış tezliyi 320 MHz-dir.
Bu dizayn example 900 MHz (ən yüksək) çıxış tezliyindən istifadə edir ki, SysPLL refclk 150 MHz olan rx/tx refclk_link ilə paylaşıla bilsin.
rx_cdr_refclk_link / tx_pll_refclk_link Bütün DisplayPort məlumat sürətini dəstəkləmək üçün 150 MHz-ə sabitlənmiş Rx CDR və Tx PLL Link refclk.
rx_ls_clkout / tx_ls_clkout DisplayPort IP nüvəsini saatlandırmaq üçün DisplayPort Link Sürət Saatı. Data Rate-ə ekvivalent tezlik paralel məlumat eninə bölün.
Example:
Tezlik = məlumat sürəti / məlumat eni
= 8.1G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Simulyasiya test masası
Simulyasiya test masası DisplayPort TX seriyalı geri dönməni RX-ə simulyasiya edir.
Şəkil 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Blok Diaqramıintel F-Tile DisplayPort FPGA IP Design Example - əncir 9Cədvəl 6. Testbench komponentləri

Komponent Təsvir
Video Pattern Generator Bu generator konfiqurasiya edə biləcəyiniz rəng çubuğu nümunələri istehsal edir. Video formatının vaxtını parametrləşdirə bilərsiniz.
Testbench Control Bu blok simulyasiyanın sınaq ardıcıllığına nəzarət edir və TX nüvəsinə lazımi stimul siqnalları yaradır. Testbench idarəetmə bloku həm də müqayisə etmək üçün həm mənbədən, həm də lavabodan CRC dəyərini oxuyur.
RX Link Sürət Saat Tezlik Yoxlayıcısı Bu yoxlayıcı RX qəbuledicisinin bərpa edilmiş saat tezliyinin istənilən məlumat sürətinə uyğun olub olmadığını yoxlayır.
TX Link Sürət Saat Tezlik Yoxlayıcısı Bu yoxlayıcı TX qəbuledicisinin bərpa edilmiş saat tezliyinin istənilən məlumat sürətinə uyğun olub olmadığını yoxlayır.

Simulyasiya test masası aşağıdakı yoxlamaları həyata keçirir:
Cədvəl 7. Testbench Doğrulamaları

Test meyarları
Doğrulama
• HBR3 Data Rate-də Link Təlimi
• DP Statusun həm TX, həm də RX Link Sürət tezliyini təyin edib-etmədiyini yoxlamaq üçün DPCD registrlərini oxuyun.
Bağlantı sürətini ölçmək üçün Tezlik Yoxlayıcısını birləşdirir
TX və RX ötürücüdən saat tezliyi çıxışı.
• TX-dən RX-ə video modelini işə salın.
• Uyğun olub-olmadığını yoxlamaq üçün həm mənbə, həm də sink üçün CRC-ni yoxlayın
• Video nümunəsini yaratmaq üçün video nümunəsi generatorunu DisplayPort Mənbəsinə qoşur.
• Testbench nəzarəti daha sonra DPTX və DPRX registrlərindən həm Mənbə, həm də Sink CRC-ni oxuyur və hər iki CRC dəyərinin eyni olmasını təmin etmək üçün müqayisə edir.
Qeyd: CRC-nin hesablanmasını təmin etmək üçün siz Support CTS test avtomatlaşdırma parametrini aktivləşdirməlisiniz.

F-Tile DisplayPort Intel FPGA IP Design Ex. üçün Sənəd Təftiş Tarixçəsiampİstifadəçi Təlimatı

Sənəd versiyası Intel Quartus Prime Versiya IP versiyası Dəyişikliklər
2022.09.02 22. 20.0.1 •DisplayPort Intel Agilex F-Tile FPGA IP Design Ex-dən sənəd adı dəyişdirildiample F-Tile DisplayPort Intel FPGA IP Design üçün İstifadəçi Təlimatı Exampİstifadəçi Təlimatı.
•Aktivləşdirilmiş AXIS Video Design Example variant.
• Static Rate dizaynı silindi və onu Multi Rate Design ilə əvəz etdiample.
•DisplayPort Intel FPGA IP Design Ex-də qeyd silindiampIntel Quartus Prime 21.4 proqram versiyasının yalnız Preliminary Design Ex-i dəstəklədiyini söyləyən Sürətli Başlanğıc Bələdçisiamples.
• Directory Structure rəqəmini düzgün rəqəmlə əvəz etdi.
• Regenerating ELF bölməsi əlavə edildi File Dizaynın tərtib edilməsi və sınaqdan keçirilməsi altında.
•Əlavə hardware daxil etmək üçün Aparat və Proqram Tələbləri bölməsi yeniləndi
tələblər.
2021.12.13 21. 20.0.0 İlkin buraxılış.

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur.
*Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
ISO 9001:2015 Qeydiyyatdan keçib

intel - loqoTVONE 1RK SPDR PWR Hörümçək Güc Modulu - Nişan 2 Online versiya
Əlaqə göndərin
UG-20347
ID: 709308
Versiya: 2022.09.02

Sənədlər / Resurslar

intel F-Tile DisplayPort FPGA IP Design Example [pdf] İstifadəçi təlimatı
F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

İstinadlar

Şərh buraxın

E-poçt ünvanınız dərc olunmayacaq. Tələb olunan sahələr qeyd olunub *